1.
Jak se chová výstup FPGA při přetížení OUT pinu o 20%?
Konkrétně výstup nastavený na 16 mA max. je zatížen odporem 166 ohmu (při 3,3V => 20 mA).
Vím, že výstup má i režim 24 mA, ale nemůžu nastavení 16 mA změnit.
2.
Doporučíte nějaký online VHDL simulátor?
Xilinx Virtex - zatižitelnost výstupů
Moderátor: Moderátoři
Přetěžovat výstupy nemůžu doporučit. Navrhový systém počítá zatížení pro konkrétní návrh. Zaleží to na rozmístění komponent na čipu z hlediska proudového zatížení sběrnic (vč. napájecích) a odvodu tepla. Je rozdíl když se použije jen jeden výstupní buffer, nebo několik vedle sebe. Krátkodobě to vydržet může, dlouhodobě spíš ne.
Našel jsem https://www.edaplayground.com nikdy jsem to nezkoušel ani nevím jak se s tím pracuje a co to umí. Je na tobě to prozkoumat a poreferovat.
Našel jsem https://www.edaplayground.com nikdy jsem to nezkoušel ani nevím jak se s tím pracuje a co to umí. Je na tobě to prozkoumat a poreferovat.