DC/DC měnič ... drobný dotaz
Moderátor: Moderátoři
DC/DC měnič ... drobný dotaz
Ahoj,
potřeboval bych trochu poradit. Ubastlitl jsem si jednoduchý DC/DC měnič s klasickou push-pull topologií. Ferritové trafo - střed na kladný pól, nějaké opto budiče (HCPL-3140) a IRF3205.... Na sekundáru můstek - 20ns diody a drobná kapacita pro filtraci. Zatím bez zpětné vazby.
Dotaz, nebo zamyšlení ... pokud měnič jede na cca 45%-47% střídy .. mám tam nějakou rezervu pro dead time, tak je jeho účinnost kolem 89-91 procent. Pokud, ale snížím DTC na 30....5%... začne jít účinnost dolů a začínají i více topit MOSFety. Jde toto nějakým způsobem ošetřit, nebo je to vlastnost SMPS s touto topologií ?
dík za reakci
potřeboval bych trochu poradit. Ubastlitl jsem si jednoduchý DC/DC měnič s klasickou push-pull topologií. Ferritové trafo - střed na kladný pól, nějaké opto budiče (HCPL-3140) a IRF3205.... Na sekundáru můstek - 20ns diody a drobná kapacita pro filtraci. Zatím bez zpětné vazby.
Dotaz, nebo zamyšlení ... pokud měnič jede na cca 45%-47% střídy .. mám tam nějakou rezervu pro dead time, tak je jeho účinnost kolem 89-91 procent. Pokud, ale snížím DTC na 30....5%... začne jít účinnost dolů a začínají i více topit MOSFety. Jde toto nějakým způsobem ošetřit, nebo je to vlastnost SMPS s touto topologií ?
dík za reakci
Nějak v tom popisu chybí tlumivka na výstupu. Ty optobudiče tam máš proč? Oba tranzistory mají přece S na zemi, tak se dají budit přímo nějakýma low-side budičema. Ty optobudiče jsou určené pro IGBT, které obvykle nemají přes 3nF vstupní kapacitu. To stavíš 500W měnič, že tam máš takový parní tranzistory?
Navíc to vypadá, že ses při té velké střídě trefil do kvazirezonance a spínáš při skoro nulovém napětí Uds (ZVS), proto máš malé ztráty. Při menší střídě spínáš natvrdo, je to vidět i na těch průbězích, že to sepnutí je dost pomalé, asi nestíhají budiče.
Mimochodem, vypadá to, že nemáš to trafo úplně symetrické, je dobré ho vinout bifilárně, aby byly obě půlky primáru shodné.
Navíc to vypadá, že ses při té velké střídě trefil do kvazirezonance a spínáš při skoro nulovém napětí Uds (ZVS), proto máš malé ztráty. Při menší střídě spínáš natvrdo, je to vidět i na těch průbězích, že to sepnutí je dost pomalé, asi nestíhají budiče.
Mimochodem, vypadá to, že nemáš to trafo úplně symetrické, je dobré ho vinout bifilárně, aby byly obě půlky primáru shodné.
Použil jsem co jsem našel doma. Opta jsem tam dal z důvodu řízení z avr. Na 66kHz by snad měla i ta 3140 stačit.
Trafo je na primáru vinuté 4x0.60 2x po 4 závitech, ale máš pravdu, že to na snímku vypadá trochu nesymetricky - možná je to způsobeno použitím rozdílných sond u jednotlivých kanalů... 1:10 a 1:100 u druhého kanálu.
Ještě mám doma budiče HPCL-3120, tak je zkusím.
tlumivku na výstupu mám
Možná by to chtělo ještě nějaký RC filtr mezi výstupem MOSFetů a zemí pro potlačení zákmitů při jejich vypnutí.
Zbytečná citace celého předchozího příspěvku vymazána.Viz PRAVIDLA, odst.4e) a 4f)
Hill
Trafo je na primáru vinuté 4x0.60 2x po 4 závitech, ale máš pravdu, že to na snímku vypadá trochu nesymetricky - možná je to způsobeno použitím rozdílných sond u jednotlivých kanalů... 1:10 a 1:100 u druhého kanálu.
Ještě mám doma budiče HPCL-3120, tak je zkusím.
tlumivku na výstupu mám
Možná by to chtělo ještě nějaký RC filtr mezi výstupem MOSFetů a zemí pro potlačení zákmitů při jejich vypnutí.
Zbytečná citace celého předchozího příspěvku vymazána.Viz PRAVIDLA, odst.4e) a 4f)
Hill
Zbytečná citace celého předchozího příspěvku vymazána. Používej konečně tlačítko
nad a pod vláknem!
Hill
Ahoj,
oba obrázky zobrazují průběhy ve stejném místě - drain jednotlivých MOSFETů. První obrázek je střída kolem 47 %, druhý cca 15-20 %.
V podstatě se jedná o podobné zapojení, jako přiložený odkaz... jen řízení zabezpečuje AVR a nemám tam zatím zpětnou vazbu.
https://microcontrollerslab.com/dc-dc-c ... -topology/
V podstatě můj dotaz směřoval k optimalizaci účinnosti měniče při snižování střídy vlivem případné regulace při zátěži na výstupu, případně při změnách vstupního napětí.
![Obrázek](http://www.ebastlirna.cz/modules/Forums/templates/subSilver/images/lang_czech/reply.gif)
Hill
Ahoj,
oba obrázky zobrazují průběhy ve stejném místě - drain jednotlivých MOSFETů. První obrázek je střída kolem 47 %, druhý cca 15-20 %.
V podstatě se jedná o podobné zapojení, jako přiložený odkaz... jen řízení zabezpečuje AVR a nemám tam zatím zpětnou vazbu.
https://microcontrollerslab.com/dc-dc-c ... -topology/
V podstatě můj dotaz směřoval k optimalizaci účinnosti měniče při snižování střídy vlivem případné regulace při zátěži na výstupu, případně při změnách vstupního napětí.
Já tam teda vidím furt střídu 1:1
, jen se snažíš z obdélníku udělat trojúhelník. Kde to měříš a proti čemu? Jestli tohle pouštíš do trandů, a tedy sklon hran je Tvoje práce, pak si uvědom, že cokoliv mezi plně otevřeno a plně zavřeno topí.
![Rolling Eyes :roll:](./images/smilies/icon_rolleyes.gif)
Kdo není ve dvaceti levičák, nemá srdce,
kdo je levičák ve čtyřiceti, nemá rozum.
— Winston Churchill
kdo je levičák ve čtyřiceti, nemá rozum.
— Winston Churchill