Stránka 1 z 1
Simulácia druhej odmocniny s AD633 v PSpice
Napsal: 29 dub 2012, 15:15
od Racius
Dobrý deň, trápi ma jeden problém a uťahuje mi slučku kol krku.
Musím spraviť simuláciu druhej odmocniny s obvodom AD633 v PSpice.
Je to podľa Fig. 14 z datasheetu:
http://www.analog.com/static/imported-f ... /AD633.pdf
Pointou by malo byť zavedenie druhej mocniny do zpätnej väzby operáku a tým invertovanie funkcie SQR.
Napísal som netlist:
Kód: Vybrat vše
*libraries used*
.lib ad633.cir
.lib ad711.cir
.lib ua741.lib
.model D1N4148 D (IS=0.1PA, RS=16 CJO=2PF TT=12N BV=100 IBV=0.1PA)
XAD633 out 0 out 0 Vminus 0 3 Vplus ad633
XAD711 0 1 Vplus Vminus out ad711
*XUA741 0 1 Vplus Vminus out UA741
R1 in 1 10K
R2 1 2 10K
D1 3 2 D1N4148
Vpos Vplus 0 15
Vneg 0 Vminus 15
Vinput 0 in 10
Eideal out_ideal 0 value={sqrt(-10*v(in))}
*.nodeset v(out)=10
*.nodeset v(in)=-10
.dc vinput -2 12 10m
.probe
.end
Modely AD633 a AD711 tu:
http://pastebin.com/VGsdJGk2 ,
http://pastebin.com/DdVcAx0Q
Výsledkom DC prevodnej charakteristiky je tento obrázok:
http://www.upnito.sk/0/nwp3gatv2twmn6xe ... qtg264.png
Zelená čiara je ideálna, matematicky namodelovaná odmocnina
Červená je výstup z meniča AD633+AD711.
Skúšal som aj iný operák, viz. 741. Skúšal som tiež AD633 nahradiť matematickým modelom SQR, ale žiadna zmena.
V staršom OrCAD 9.1 program vykazoval problém s DC konvergenciou.
Vedeli by ste prosím poradiť ? Ďakujem
Napsal: 29 dub 2012, 16:23
od Ivan_Ryger
Skúste si obvod rozdeliť na menšie čiastky. Vyzerá to tak, že operák čosi robí.
Môžete prosím urobiť DC analýzu i do -12V (-Vcc)?
Nevidím model AD633, na tom pastewebe to nefunguje. Pridajte oba .subckt ako zdrojové kódy sem.
Prosím, čo robí tá dióda so sériovým odporom v netliste?
Mne sa tam zdá zbytočná. Tá 633 by mala byť predsa štvor-kvadrantová násobička.
Chýba mi pripojený offsetový vstup AD633 (vstup W).
Napsal: 29 dub 2012, 16:38
od Racius
AD633:
Kód: Vybrat vše
* AD633 Analog Multiplier Macro Model 12/93, Rev. A
* AAG/PMI
*
* Copyright 1993 by Analog Devices, Inc.
*
* Refer to "README.DOC" file for License Statement. Use of this model
* indicates your acceptance with the terms and provisions in the License Statement.
*
* Node assignments
* X1
* | X2
* | | Y1
* | | | Y2
* | | | | VNEG
* | | | | | Z
* | | | | | | W
* | | | | | | | VPOS
* | | | | | | | |
.SUBCKT AD633 1 2 3 4 5 6 7 8
*
EREF 100 0 POLY(2) 8 0 5 0 (0,0.5,0.5)
*
* X-INPUT STAGE & POLE AT 15 MHz
*
IBX1 1 0 DC 8E-7
IBX2 2 0 DC 8E-7
EOSX 10 1 POLY(1) (16,100) (5E-3,1)
RX1A 10 11 5E6
RX1B 11 2 5E6
*
GX 100 12 10 2 1E-6
RX 12 100 1E6
CX 12 100 1.061E-14
VX1 8 13 DC 3.05
DX1 12 13 DX
VX2 14 5 DC 3.05
DX2 14 12 DX
*
* COMMON-MODE GAIN NETWORK WITH ZERO AT 560 Hz
*
ECMX 15 100 11 100 10
RCMX1 15 16 1E6
CCMX 15 16 2.8421E-10
RCMX2 16 100 1
*
* Y-INPUT STAGE & POLE AT 15 MHz
*
IBY1 3 0 DC 8E-7
IBY2 4 0 DC 8E-7
EOSY 20 3 POLY(1) (26,100) (5E-3,1)
RY1A 20 21 5E6
RY1B 21 4 5E6
*
GY 100 22 20 4 1E-6
RY 22 100 1E6
CY 22 100 1.061E-14
VY1 8 23 DC 3.05
DY1 22 23 DX
VY2 24 5 DC 3.05
DY2 24 22 DX
*
* COMMON-MODE GAIN NETWORK WITH ZERO AT 560 Hz
*
ECMY 25 100 21 100 10
RCMY1 25 26 1E6
CCMY 25 26 2.8421E-10
RCMY2 26 100 1
*
* Z-INPUT STAGE & POLE AT 15 MHz
*
IBZ1 7 0 DC 8E-7
IBZ2 6 0 DC 8E-7
RZ1 7 6 10E6
*
GZ 100 32 7 6 1E-6
RZ2 32 100 1E6
CZ 32 100 1.061E-14
VZ1 8 33 DC 3.05
DZ1 32 33 DX
VZ2 34 5 DC 3.05
DZ2 34 33 DX
*
* 50-MHz MULTIPLIER CORE & SUMMER
*
GXY 100 40 POLY(2) (12,100) (22,100) (0,0,0,0,0.1E-6)
RXY 40 100 1E6
CXY 40 100 3.1831E-15
*
* OP AMP INPUT STAGE
*
VOOS 59 40 DC 5E-3
Q1 55 32 60 QX
Q2 56 59 61 QX
R1 8 55 3.1831E4
R2 60 54 3.1313E4
R3 8 56 3.1831E4
R4 61 54 3.1313E4
I1 54 5 1E-4
*
* GAIN STAGE & DOMINANT POLE AT 316.23 Hz
*
G1 100 62 55 56 3.141637E-5
R5 62 100 1.0066E8
C3 62 100 5E-12
V1 8 63 DC 4.3399
D1 62 63 DX
V2 64 5 DC 4.3399
D2 64 62 DX
*
* NEGATIVE ZERO AT 20 MHz
*
ENZ 65 100 62 100 1E6
RNZ1 65 66 1
FNZ 65 66 VNC -1
RNZ2 66 100 1E-6
ENC 67 0 65 66 1
CNZ 67 68 7.9577E-9
VNC 68 0 DC 0
*
* POLE AT 4 MHz
*
G2 100 69 66 100 1E-6
R6 69 100 1E6
C2 69 100 3.9789E-14
*
* OP AMP OUTPUT STAGE
*
FSY 8 5 POLY(2) VZC1 VZC2 (2.8286E-3,1,1)
RDC 8 5 28E3
GZC 100 73 72 69 11.623E-3
VZC1 74 100 DC 0
DZC1 73 74 DX
VZC2 100 75 DC 0
DZC2 75 73 DX
VSC1 70 72 0.695
DSC1 69 70 DX
VSC2 72 71 0.695
DSC2 71 69 DX
GO1 72 8 8 69 11.623E-3
RO1 8 72 86
GO2 5 72 69 5 11.623E-3
RO2 72 5 86
LO 72 7 1E-7
*
* MODELS USED
*
.MODEL QX NPN(BF=1E4)
.MODEL DX D(IS=1E-15)
.ENDS AD633
AD711:
Kód: Vybrat vše
* AD711 SPICE Macro-model 3/91, Rev. C
* JLW / PMI
* TRW / ADI
*
* Revision History:
* Corrected VOS to be 0.1mV
*
* This version of the AD711 model simulates the typical
* parameters corresponding to the device data sheet.
*
* Copyright 1991 by Analog Devices, Inc.
*
* Refer to "README.DOC" file for License Statement. Use of this model
* indicates your acceptance with the terms and provisions in the License Statement.
*
* connections: non-inverting input
* | inverting input
* | | positive supply
* | | | negative supply
* | | | | output
* | | | | |
.SUBCKT AD711 13 15 12 16 14
*
VOS 15 8 DC 0.1E-3
EC 9 0 (14,0) 1
C1 6 7 .5E-12
RP 16 12 12E3
GB 11 0 (3,0) 1.67E3
RD1 6 16 16E3
RD2 7 16 16E3
ISS 12 1 DC 100E-6
CCI 3 11 150E-12
GCM 0 3 (0,1) 1.76E-9
GA 3 0 (7,6) 2.3E-3
RE 1 0 2.5E6
RGM 3 0 1.69E3
VC 12 2 DC 2.8
VE 10 16 DC 2.8
RO1 11 14 25
CE 1 0 2E-12
RO2 0 11 30
RS1 1 4 5.77E3
RS2 1 5 5.77E3
J1 6 13 4 FET
J2 7 8 5 FET
DC 14 2 DIODE
DE 10 14 DIODE
DP 16 12 DIODE
D1 9 11 DIODE
D2 11 9 DIODE
IOS 15 13 5E-12
.MODEL DIODE D()
.MODEL FET PJF(VTO=-1 BETA=1E-3 IS=15E-12)
.ENDS
Dióda slúži na zamedzenie odmocneniu záporného čísla, bez nej je výsledok úplne identický.
Výstup W je zapojený do uzlu 3, z tohto uzlu ide dióda do uzlu 2 a odtiaľ odpor na invertujúci vstup operáku.
DC rozmietanie od -50V do 50V:
http://www.upnito.sk/imggal.php?viewGal ... 36b666fc59
Nastavenie počiatočnych podmienok sa nijako neprejavuje.
Napsal: 29 dub 2012, 19:09
od Ivan_Ryger
zaujímavé, ešte poprosím vykresliť priebeh prúdu rezistorom R2 a napätie uzlu 1 voči 0.
Napsal: 29 dub 2012, 23:45
od Bernard
Problém asi bude v rozsahu vstupního napětí. Jakmile je kladné nebo nulové, operák se zasekne a je konec. Zkus simulovat pro Vinput od -0,01 do -5 V. Ta dioda by tomu zakousnutí měla zabránit, ale nějak se jí to nedaří, navíc zanáší chybu do výsledku.
Napsal: 30 dub 2012, 08:37
od Ivan_Ryger
Bernard má asi pravdu. Z toho kvadrátora nedostanete záporné napätie.
Ak ma signal len kladne hodnoty, treba pred zosilnovac zaradit invertor.
Alebo zapojit kvadrator do invertujuceho vstupu a signal do neinvertujuceho.
Ivan
Napsal: 30 dub 2012, 12:25
od Bernard
Vlastně se ten operák nezakousne, prostě je v saturaci. Při kladném napětí na (-) vstupu je výstup OZ maximálně záporný, a kvadrátor z toho udělá maximální kladnou hodnotu, čímž tu saturaci ještě utvrdí. Aby se OZ probral do lineárního režimu, potřebuje na vstupu záporné napětí aspoň Vin=-R1*VQmax/R2.
Napsal: 01 kvě 2012, 07:01
od Ivan_Ryger
Trocha som premýšľal nad tým problémom. To zakusnutie by sa dalo vyriešiť nasledovne:
Výstup operáka je vedený v jednej vetve na násobičku (do ktorej pôjde len kladný signál cez nejakú diódu) a v druhej vetve (pre záporný signál) sa cesta do rozdielového uzla bude uzatvárať z výstupu na vstup cez diódu, ktorá zabezpečí, že sa nikdy na výstupe neobjaví záporné napätie. Táto dióda stiahne zisk operáka pri zápornom signáli.
Napsal: 01 kvě 2012, 12:23
od Bernard
Bezva nápad, opravdu se to dá vyřešit. Ta dioda do násobičky má boční efekt, úbytek na ní se projeví ve výsledku. Ale dá se obejít bez ní, ta druhá dioda z výstupu OZ na vstup při záporném výstupu OZ přepere kladný výstup z násobičky. I tato dioda někdy zanese do výsledku malé záporné napětí, ale to může posloužit jako indikátor toho, že výsledek má nějakou imaginární hodnotu.
