[BETA] Diskuzní fórum Elektro Bastlírny

Zdarvim,

nevěděl sem do jaké sekce to vložit, tak sem se rozhodl pro tohle. Ve škole bereme stavové automaty (potom využíváme FPGA), vytvořit schéma automatu a rovnice mi nedělá problém, ale nejsem si jistý, jak by měl vypadat výstup. Mám automat, kde jednička na výstupu bude s následující nulou po lichém počtu jedniček, např. 01110 vyhodnotí jako 1, 0110 jako 0. Zde je návrh podle Mealyho:
http://www.filipprochazka.cz/me4.svg
Zde sestavení rovnic pomocí JK:
http://www.filipprochazka.cz/automat.pdf
Ale nevim jak sestrojit výstup rovnice y. Jelikož když budu ve stavu S2 a x dám do nuly, tak bez ohledu na clock se mi změní výstup na 1, ale já to chci až s následujícím clockem. Napadlo mě, že bych dal před výstup D obvod a tím to synchronizoval, ale nevim jestli to je správné rešení. V simulinku mi to poté chodí správně, ale rád si nechám poradit.

Zde schéma:
http://www.filipprochazka.cz/schema.png

Děkuji za případné rady.

Z ryze praktického hlediska bys měl synchronizovat s globálními hodinami už ty vstupní signály do toho obvodu.

Já si myslím, že to D je tam správně. Dělal bych to taky tak.